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		<title>이글루스 'fpga' 태그 최근글</title>
		<link>http://valley.egloos.com/tag/fpga</link>
		<description>fpga</description>
		<language>ko</language>
		<pubDate>Tue, 07 Jun 2011 00:33:48 +0900</pubDate>
		<generator>Egloos</generator>
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	<title><![CDATA[FPGA로 로터리(Rotary) 스위치 제어]]></title>
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	<![CDATA[ 
<img 
				src="http://thumb.egloos.net/100x76/http://pds19.egloos.com/pds/201106/06/95/d0043695_4dece93f92054.jpg"  
				alt="FPGA로 로터리(Rotary) 스위치 제어" 
				width="100px"  
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				align="left"
				style="border:1px solid #DDDDDD;margin:0 10px 10px 0px;"
				/>  Xilinx 의 SPARTAN-3E Starter-kit 에 있는 로터리 스위치를 제어하는 Verilog 코드를 작성하여 보았다.  로터리 스위치가 무엇인지 잘 모르는 사람이 많은데 쉽게 생각해서 옛날 흑백TV 에서 채널을 돌리는 스위치  라고 보면 된다. 일정 각도를 돌리면 '탁' 소리를 내며 고정되는 스위치이다.  &amp;lt;제어할 로터리 스위치의 구조&amp;gt;   로터리 스위치를 사용하여 절대 각도 위치의 값을 알아낼수 있는 것도 있지만 위의 그림처럼   상대적인 위치의 방향 값만 알아내는 것도 있다.  위의 방식을 인코더 로터리 스위치라고 한다. 이런 방식은 주로 모터의 방향과 속도를 측정  가능하도록 제작된 인코더 모터에 많이 사용되고 여기서 구현한 방식과 비슷한 방식으로 제어된다.   &amp;lt; FPG	]]>
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	<pubDate>Tue, 07 Jun 2011 00:33:48 +0900</pubDate>
	<dc:creator><![CDATA[飛上]]></dc:creator>
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	<title><![CDATA[Xilinx FPGA로 Duty 보정하기]]></title>
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	<![CDATA[ 
보통 FPGA로 하드웨어를 설계할때 rising edge 와 falling edge 중 하나만 사용한다  그 이유는 입력되는 클럭의 Duty가 다를 수 있기 때문이다.  이럴 경우 FPGA의 내부 DCM을 사용하면 어느정도 보정이 가능하다.  실험 결과 입력 클럭의 전압 swing의 구간이 넓을수록 jitter가 적은 클럭이 생성된다.  참고로 Duty 보정을 위한 DCM의 사용이면 core generator의 옵션에서  duty correction을 선택하여야 한다.	]]>
	</description>
	<pubDate>Sun, 20 Mar 2011 03:17:04 +0900</pubDate>
	<dc:creator><![CDATA[飛上]]></dc:creator>
</item>
<item>
	<title><![CDATA[SPI 파형]]></title>
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	<description>
	<![CDATA[ 
<img 
				src="http://thumb.egloos.net/100x76/http://pds18.egloos.com/pds/201011/04/95/d0043695_4cd2894079cbb.jpg"  
				alt="SPI 파형" 
				width="100px"  
				height="76pxpx"
				align="left"
				style="border:1px solid #DDDDDD;margin:0 10px 10px 0px;"
				/> Chip scope로 본 SPI 파형  샘플 주파수는 125Mhz  SPI의 SCK는 약 10Mhz  SPI 마스터는 SAM7s 머시기... ARM7계열 모듈.  다른 디바이스로 가는 신호를 캡쳐한 것이라서 Chip Select신호는  없는 상태임.  첫번째 바이트와 두번째 바이트 사이의 파형과  두번째 바이트의 마지막 파형의 길이등을 주목  	]]>
	</description>
	<pubDate>Thu, 04 Nov 2010 19:22:53 +0900</pubDate>
	<dc:creator><![CDATA[飛上]]></dc:creator>
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<item>
	<title><![CDATA[NetFPGA]]></title>
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	<description>
	<![CDATA[ 
NetFPGA    아 우리나라는 왜 이런거 안 보이지..	]]>
	</description>
	<pubDate>Mon, 28 Sep 2009 21:44:05 +0900</pubDate>
	<dc:creator><![CDATA[Xeraph@NCHOVY]]></dc:creator>
</item>
<item>
	<title><![CDATA[FPGA 로직]]></title>
	<link>http://recht91.egloos.com/9798587</link>
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	<description>
	<![CDATA[ 
[THAT Corporation] 1606Q16-U  [THAT Corporation] 1646S08-U  [THAT Corporation] 1646P08-U  [THAT Corporation] 2162Q16-U  [THAT Corporation] 2181CS08-U  [THAT Corporation] 2181BS08-U  [THAT Corporation] 2181AS08-U  [THAT Corporation] 2181CL08-U  [THAT Corporation] 2181BL08-U  [THAT Corporation] 2181AL08-U  [THAT Corporation] 2180CL08-U  [THAT Corporation] 2180BL08-U  [THAT Corporation] 2180AL08-U  [	]]>
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	<pubDate>Mon, 08 Jun 2009 14:09:34 +0900</pubDate>
	<dc:creator><![CDATA[나의 블로그]]></dc:creator>
</item>
<item>
	<title><![CDATA[PC Based Logic Analyzer (Ant18e, TL2x36)]]></title>
	<link>http://ntlab.egloos.com/1878077</link>
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	<description>
	<![CDATA[ 
<img 
				src="http://thumb.egloos.net/100x76/http://pds9.egloos.com/pds/200807/18/30/e0038730_4880458772331_t.jpg"  
				alt="PC Based Logic Analyzer (Ant18e, TL2x36)" 
				width="100px"  
				height="76pxpx"
				align="left"
				style="border:1px solid #DDDDDD;margin:0 10px 10px 0px;"
				/>  RockyLogic 사의 Ant18e (18 Channel, 1Ghz Sampling Rate, 8k/ch memory)   Acute 사의 TravelLogic Series 4GHz Logic Analyzer - TL2X36 (36 Channel, 4Ghz Sampling Rate)   요즘 한창 관심의 대상인 PC Based Logic Analyzer 제품들이다. 두 제품 모두 StandAlone 형이 아닌 USB 연결을 통한 PC Based 제품들로 형태적으로나 기능적으로 일장일단이 있는 제품들이다.  어느 업계에서나 그렇듯이 이쪽 전기,전자 계측 분야 역시 명품, 혹은 메이저가 있기 마련인데 그들 메이커의 장비들을 일반 사용자나 학생이 구매하기란 쉽지 않은 것이 현실이다. (물론 유명 메이저 업체의	]]>
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	<pubDate>Fri, 18 Jul 2008 18:23:59 +0900</pubDate>
	<dc:creator><![CDATA[Nautes Test Lab]]></dc:creator>
</item>
<item>
	<title><![CDATA[[논문분석] Fast, Accurate and Detailed NoC Simulations]]></title>
	<link>http://lovebone.egloos.com/4323190</link>
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	<![CDATA[ 
제목 : Fast, Accurate and Detailed NoC Simulations 저자 : Pascal T. Wolkotte, Philip K. F. Holzenspies, and Gerard J. M. Smit 학회 or 논문지 :  Proceedings of the 1st Symposium on Networks-on-Chip (NOCS'07), 2007 한줄 요약 :  빠르고 정확한 NoC Simulation을 위하여 FPGA를 이용하는 방법을 제시하고 실험을 통해 유용성 증명	]]>
	</description>
	<pubDate>Tue, 29 Apr 2008 00:55:44 +0900</pubDate>
	<dc:creator><![CDATA[Seong Min's Pages]]></dc:creator>
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<item>
	<title><![CDATA[[논문분석] Hardwired Networks on Chip in FPGAs to Unify Functional and Configuration Interconnects]]></title>
	<link>http://lovebone.egloos.com/4208518</link>
	<guid>http://lovebone.egloos.com/4208518</guid>
	<description>
	<![CDATA[ 
제목 : Hardwired Networks on Chip in FPGAs to Unify Functional and Configuration Interconnects 저자 : Kees Goossens, Marijn Bennebroek, Jae Young Hur, and Huhammad Aqeel Wahlah 학회 or 논문지 :  Proceedings of International Symposium on Networks on Chip (NOCS), April 2008. 한줄 요약 : NoC를 이용하여 FPGA의 Reconfiguration을 가능하게 하는 구조로서 Functional Block을 위한 Interconnect와 Reconfiguration을 위하여 전송 되는 비트스트림을 위한 Interconn	]]>
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	<pubDate>Sat, 08 Mar 2008 14:25:48 +0900</pubDate>
	<dc:creator><![CDATA[Seong Min's Pages]]></dc:creator>
</item>
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